A fotolitografia de 3 nm tem sido um desafio para a TSMC e a Samsung. Ambas as empresas têm lutado para atingir um rendimento ideal por wafer, que precisa ser de pelo menos 70% para garantir a lucratividade e atrair mais clientes, embora o valor ótimo estabelecido pela indústria seja de 90%. No entanto, nos últimos meses, elas têm enfrentado dificuldades para aumentar o desempenho além dos 60%.
Além disso, a TSMC enfrenta o desafio adicional de não conseguir atender completamente às necessidades dos clientes. O CEO Mark Liu admitiu que a empresa está buscando atingir 80% de satisfação, mas enfrenta uma circunstância temporária devido à falta de capacidade de embalagem de chips. Ele acredita que essa situação melhorará com a expansão da infraestrutura de embalagens da empresa.
O diretor da TSMC, Huang Yuanguo, prevê um aumento significativo na produção de circuitos integrados de 3 nm até 2024, o que fortalecerá a capacidade da empresa de atender melhor seus clientes. A tecnologia de integração de 3 nm de primeira geração, N3B, proporcionou melhor desempenho por wafer, mas teve uma vida útil curta, limitando o acesso a esses nós litográficos apenas para a Apple.
A tecnologia de integração N3E refina a litografia N3B para alcançar um rendimento significativamente maior por wafer
A segunda geração de tecnologia de integração de 3 nm da TSMC, N3E, refinou a litografia N3B para aumentar significativamente o rendimento por wafer, reduzindo custos e mantendo a qualidade. A produção em larga escala iniciou no final de 2023, permitindo que mais clientes além da Apple tenham acesso a essa tecnologia.
A próxima tecnologia avançada de 3 nm da TSMC, N3P, entrará em produção em larga escala no segundo semestre de 2024. Essa nova tecnologia promete um aumento de desempenho de 4%, redução de consumo de 9% e aumento da densidade do transistor em 4% em comparação com as tecnologias anteriores.
Imagem | TSMC
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